Układy Niagara będą optymalizowane pod kątem wydajnej obsługi aplikacji WWW.

Na dorocznym sympozjum Hot Chips, które odbędzie się w sierpniu br. na Stanford University, Sun Microsystems zamierza zaprezentować szczegóły dotyczące układów Niagara mających trafić do serwerów firmy w 2006 r. O funkcjonalności nowych procesorów można całkiem sporo wywnioskować już teraz - na podstawie samego zgłoszenia prezentacji.

Inna filozofia

Zgodnie z wcześniejszymi zapowiedziami pierwsze wersje procesorów Niagara będą zawierać osiem rdzeni wykonawczych. Każdy z nich będzie zdolny sprzętowo obsłużyć 4 wątki jednocześnie, dzięki czemu pojedynczy układ Niagara będzie mógł wykonywać 32 niezależne potoki instrukcji. Równoległe wykonywanie wielu wątków to jednak tylko część planu.

W układach Niagara Sun zdecydował się zastosować bardzo krótką kolejkę instrukcji w pamięci podręcznej L1 - raptem 6, co jest odstępstwem od strategii długich kolejek (deep pipelining) przyjmowanej przez większość producentów mikroprocesorów. Przykładowo, najnowsze układy Prescott Intela pozwalają umieścić w pamięci podręcznej L1 aż 32 instrukcje. Służy to temu, aby w razie "nietrafienia" we właściwą gałąź strumienia instrukcji móc bez opóźnień związanych z komunikacją z pamięcią L2 czy RAM rozpocząć przetwarzanie właściwej części programu.

Zamiast optymalizować wydajność przez gromadzenie instrukcji i danych jak najbliżej procesora czy wręcz wewnątrz niego, Sun najwyraźniej postanowił wyeliminować tę potrzebę, zrównoleglając przetwarzanie. Wszystkie 6 instrukcji trafiające do pamięci L1 ma być bowiem wykonywane równolegle - w jednym cyklu procesora! Podobne założenie przyjął Intel w układach Itanium 2 - tam jednak równocześnie mogą być wykonywane maksymalnie 4 instrukcje, przy czym dwie z nich mogą być zmiennoprzecinkowe.

Oprócz pamięci L1, Niagara będzie zawierać wspólną dla wszystkich rdzeni pamięć L2 o pojemności 3 MB. Dodatkową rekompensatą dla krótkiej kolejki instrukcji ma być sposób współpracy Niagara z pamięcią RAM. Wbudowany w procesor kontroler pamięci będzie komunikować się z pamięcią poprzez 4 równoległe kanały DDR2, co powinno dać łączne pasmo 20 Gb/s. Pojedynczy układ będzie mógł obsłużyć do 32 GB pamięci RAM.

WWW na celowniku

Krótka kolejka odzwierciedla założenie, że układy będą stosowane do relatywnie prostych zadań. To, w połączeniu z możliwością wykonywania bardzo wielu wątków jednocześnie, sugeruje zastosowania w rodzaju serwowanie WWW . Za taką hipotezą przemawia jeszcze kilka z ujawnionych przez Suna szczegółów.

Po pierwsze, każdy z rdzeni nowego procesora ma być wyposażony w procesor kryptograficzny, co jako żywo pasuje do obsługi dużej liczby połączeń SSL. Po drugie, w ramach całego układu Niagara będzie tylko jeden, współdzielony przez wszystkich 8 rdzeni, moduł przetwarzania zmiennoprzecinkowego. Po trzecie, krótka kolejka oznacza uproszczenie wewnętrznej komunikacji w ramach układu, a to oznacza zmniejszenie zapotrzebowania na energię.