W cieniu zapowiedzianego przez Intela i HP procesora Merced swoje plany na najbliższych kilka miesięcy prezentowali pozostali najwięksi producenci półprzewodników.

Microprocessor Forum jest doroczną konferencją gromadzącą lidzących się na rynku producentów procesorów, układów pamięci oraz innych specjalistycznych układów półprzewodnikowych.

Najbardziej oczekiwanym wystąpieniem w tym roku była pierwsza prezentacja założeń architektury procesora Merced, opracowywanego przez Intela i Hewlett-Packarda (CW 38/97). Ponadto nowe układy lub zapowiedzi ich wprowadzenia na rynek w najbliższym czasie podczas konferencji przedstawiło co najmniej kilkanaście firm. Procesory o architekturze intelowskiej zaprezentowały: AMD, Cyrix i Centaur Technologies. Sun Microsystems przedstawił procesor nowej generacji UltraSparc III i mikroprocesory specjalizowane do obsługi aplikacji Java - microJava 701. IBM zapowiedział wprowadzenie na rynek rodziny 64-bitowych układów RISC Power3 przeznaczonych dla superkomputerów, serwerów i wysokiej klasy unixowych stacji roboczych.

Zamieszanie wokół MMX 3D

Wiadomo że w nowych procesorach Intel planuje rozszerzenie zestawu instrukcji MMX i wprowadzenie funkcji do obsługi grafiki 3-wymiarowej. Konkurujący z Intelem producenci procesorów opracowali własne rozszerzone zestawy rozkazów MMX. Może się okazać, że w przyszłym roku na rynku pojawią co najmniej cztery rodziny układów, oferujące niezgodne funkcje do obsługi grafiki 3-wymiarowej, które będą wymagały specjalnie przystosowanego oprogramowania. Oprócz Intela, rozszerzone zestawy MMX opracowały: AMD (procesory AMD K6+ 3D), Cyrix (ulepszone wersje układów 6x86MX) oraz Centaur Technologies (tanie procesory C6+).

Wszystkie te technologie umożliwią istotny wzrost wydajności graficznych systemów komputerowych, brak zgodności między różnymi zestawami MMX 3D może znacznie utrudnić ich popularyzację. Przed wprowadzeniem Pentium MMX, dziewięć miesięcy wcześniej Intel opublikował specyfikację rozszerzonego zestawu instrukcji, a obecnie swoje plany utrzymuje w tajemnicy.

Procesory dla Javy

64-bitowe procesory RISC Power3 mają być dostępne już w przyszłym roku. Będą one wyposażone w dwie niezależne jednostki do obliczeń zmiennoprzecinkowych oraz dwie szyny danych - jedną do komunikacji z pamięcią główną RAM wykorzystującą architekturę układów PowerPC 6xx oraz drugą - dedykowaną - która umożliwi dostęp do pamięci podręcznej L2 pracując z częstotliwością procesora.

Szerokość pasma przenoszenia drugiej szyny ma wynieść 6,4 GB/s przy współpracy z procesorem 200 MHz. IBM w 1998 roku zamierza wprowadzić na rynek systemy unixowe RS/600 z procesorami Power3.

Sun Microsystems zaprezentował procesor nowej generacji UltraSparc III 600 MHz. Układy te mają być początkowo wytwarzane przy wykorzystaniu technologii 0,25 mm, a następnie 0,18 mm. UltraSparc III umożliwią budowę skalowalnych systemów z 1000 lub więcej procesorów o wydajności obecnie dostępnych superkomputerów.

Układy są wyposażone w zintegrowaną pamięć podręczną L2 o pojemności 1 MB, 4 MB lub 8 MB. Napięcie zasilania procesra wynosi 1,8 V, układów zewnętrznych - 1,5 V, a moc zużywana przez UltraSparc III wynosi 70 W. Pierwsze komputery wykorzystujące te nowe procesory pojawią się na początku 1999 r.

W II połowie 1998 r. Sun Microsystems zamierza rozpocząć masową produkcję nowej rodziny układów JavaChip, przystosowanych do uruchamiania aplikacji Java. Pierwszym procesorem tej rodziny ma być microJava 701 o docelowej częstotliwości 200 MHz. Wykorzystuje on technologię picoJava 2.0 i zawiera zintegrowane kontrolery pamięci oraz szyny I/O.

Procesory DSP

Texas Instruments zaprezentowała architekturę rdzenia jednostki do obliczeń zmiennoprzecinkowych dla procesorów DSP (Digital Signal Processor) o wydajności 1 GFLOPS (1 miliard operacji zmiennoprzecinkowych na sekundę). Jest to 10-krotnie większa wydajność od oferowanej przez obecnie dostępne układy. Wg. przedstawicieli TI w ciągu najbliższych 3 lat wydajność obliczeń zmiennoprzecinkowych wzrośnie do 3 GFLOPS.

32-bitowe procesory DSP - TMS320C67x mają być wytwarzane przy wykorzystaniu technologii 0,18 mm i dostępne na rynku w II połowie przyszłego roku. Umożliwią one zastąpienie przez jeden układ nawet 10 procesorów wykorzystywanych we współczesnych systemach. DSP znajdują zastosowania w systemach grafiki 3-wymiarowej VR (Virtual Reality), rozpoznawania mowy, poczty głosowej, analizy linii papilarnych, modelowania meteorologicznego lub sterowania procesami przemysłowymi.

Natomiast firma BOPS (Bilions of Operations Per Second) przedstawiła architekturę ManArray (Manifold Array), umożliwiającą budowę skalowalnych układów DSP z pojedynczych procesorów SP (Sequence Processor) o wydajności 1 mld operacji na sekundę. Dodając kolejne układy SP do matrycy ManArray, wydajność systemu można zwiększyć nawet 50-krotnie. Dane te dotyczą procesorów o częstotliwości 100 MHz wytwarzanych przy wykorzystaniu technologii 0,35 mm.